在Verilog语言中对Always语句描述错误的是？

在Verilog语言中对Always语句描述错误的是？
A.reg类型变量可以在这个语句中被赋值
B.总是循环重复执行
C.@后敏感信号或表达式发生变化，语句就顺序执行一次
D.wire类型变量可以在这个语句中被赋值
正确答案：wire类型变量可以在这个语句中被赋值