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在VerilogHDL中，可以用语句（）表示时钟clock的下降沿

在VerilogHDL中，可以用语句（）表示时钟clock的下降沿
A.clock’EVENTANDclock=’1’
B.clock’EVENTANDclock==’0’
C.posedgeclock
D.negedgeclock
正确答案：D
标签：时钟 语句
上一条：在EDA工具中，能完成在目标系统器件上布局布线的软件称是（）
下一条：采用EDA技术对时序逻辑电路进行设计时，可以采用阻塞性赋值和非阻塞性赋值。请简述两者的区别，并举例说明。