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对于组合逻辑程序，在进行VHDL程序的时序仿真的时候，不论每组测试数据的持续时间的长短，都能得到正确的结果。

对于组合逻辑程序，在进行VHDL程序的时序仿真的时候，不论每组测试数据的持续时间的长短，都能得到正确的结果。
A.正确
B.错误
正确答案：错误

标签：EDA技术程序时序

上一条：多位加法器的构成有两种方式：并行进位和串行进位。其中并行进位方式设有进位产生逻辑，运算速度较快；并行进位方式是将全加器级联构成多位加法器，运行速度较慢。

下一条：对于相同的一个VHDL设计，不管采用什么样的FPGA芯片来实现，该系统的最高频率是相同的。