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verilogHDL程序中，模块的输入/输出信号类型如果缺省，默认为wire型。（）
verilogHDL程序中，模块的输入/输出信号类型如果缺省，默认为wire型。（）
A.正确
B.错误
正确答案：正确
标签：
模块
信号
类型
上一条：
若一个源文件中有多个模块，则其中只能有一个顶层模块，且其名与文件同名，其它的为子模块。（）
下一条：
verilogHDL中 reg[n-1：0] mema；与 reg mema [n-1：0] ；两个语句是相同的，都是定义了reg型变量mema。