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使用Verilog进行组合逻辑电路建模时，建议采用（）赋值。

使用Verilog进行组合逻辑电路建模时，建议采用（）赋值。
正确答案：阻塞

标签：赋值建模电路

上一条：格雷欣法则作用于（）。

下一条：VerilogHDL的结构描述方式主要是调用门级原语或者调用（）完成电路建模。