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同步时序逻辑电路中的无效状态是由于状态表没有达到最简导致的。

同步时序逻辑电路中的无效状态是由于状态表没有达到最简导致的。
A、正确
B、错误
正确答案：B

标签：状态时序电路

上一条：逻辑代数是分析与设计数字逻辑电路的数学工具。

下一条：最小项表达式（标准与或式）是逻辑函数标准形式之一。