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触发器

701若要设计一个能产生序列信号001111011的移位寄存器序列信号发生器，则至少需要4个触发器。
702单稳态触发器的主要用途是（）。
703自动产生矩形波脉冲信号为（）。
704已知某电路的输入输出波形如图所示，则该电路可能为（）。
705由555定时器构成的电路如图所示，该电路的名称是（）。
706单稳态触发器的两个状态分别是稳态和暂稳态。
707将三角波变换为矩形波，需选用（）。
708滞后性是（）的基本特性。
709对于JK 触发器，设输入J=0，K=1，在CP脉冲作用后，触发器的次态应为（）
710在下列锁存器和触发器中，没有约束条件的是（）
711对于用两个或非门构成的基本SR锁存器，如果S=R=0，则触发器的状态应为（）
712电路如图所示，经CP脉冲作用后，如要使得触发器的状态不变，则A、B输入应为（）
713为将D触发器转换为T触发器，所示电路的虚框内应是（）
714锁存器和触发器有两个工作特性，一是具有两个能够自动保持的稳定状态，二是在输入信号作用下可以触发翻转。正是由于这两个性能，才使锁存器和触发器得以（）
715欲使主从JK触发器在时钟脉冲作用下的次态和现态相反，则JK的取值应为（）
716异步时序逻辑电路的触发器不是同时的，没有统一的CLK。
717异步时序逻辑电路分析方法不需要写出触发器的时钟信号。
718存储N位二进制代码需要N个触发器。
719计数器的模是指构成计数器的触发器的个数。
720N个触发器可以构成存储（）为位二进制数据的寄存器。
721下列器件中，可以用来构建计数器的是
722触发器也是数据库完整性约束的一种重要手段。（）
723激活DML触发器的数据修改语句，有效选项是（）
724时序逻辑电路由组合逻辑器件和（）共同构成。
725同步RS触发器的输入激励信号R、S比输入时钟信号CLK的信号优先级高。（）
726与RS触发器类似，JK触发器同样不允许两个输入激励同时有效。（）
727要实现六进制加法计数器，内部需要使用（）个触发器。
728施密特触发器具有波形整形，滤除干扰的作用。（）
729（）常用于对脉冲波形的整形。
730有关行级触发器的伪记录，下列说法正确的是：（）
731下列有关替代触发器的描述，正确的是：（）
732对于T触发器，若现态Q=1，欲使次态Q*=1，应使输入T=（）。
733欲使D触发器按Q*=Q′工作，应使输入D=（）。
734请问下图中的JK触发器，转换成了哪种功能的触发器？（）
735若要按基于触发器的设计方法来设计一个脉冲序列为1101001110的序列脉冲发生器，应选用（）个触发器。
736下列电路中能用来实现计数器功能的电路是（）。
737D触发器是常用的触发器，其逻辑功能有（）。
738边沿触发的D触发器是一种（）稳态电路。
739欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用（）个触发器实现。
740采用不可重复触发型单稳态触发电路时，若触发器进入暂稳态，在暂稳态还未结束时又再次受到触发，此时输出脉宽可在此前暂稳态时间的基础上再展宽一个完整的暂稳态时间。（）
741用8级触发器可以记忆（）种不同的状态。
742具有约束条件的触发器有（）
743若JK触发器的原状态为0，欲在CP作用后仍保持为0状态，则激励函数JK的值应是（）。
744采用触发器构成计数器，计数器的输入、输出波形如图所示，至少需要（）个触发器。
745可以直接产生矩形脉冲的是（）
746下列电路可以用于定时的是（）
747下列电路中具有两个暂稳态的是（）
748n位并联比较型A/D转换器的电路中通常包括（）电压比较器和（）触发器。
749组合逻辑电路中的竞争-冒险是由于（）引起的。
750组合逻辑电路由逻辑门和触发器构成。
751下列哪一种触发器容易产生“直通”问题？（）
752JK触发器处于翻转状态时，输入信号的条件是（）。
753对于D触发器，若CP脉冲到来前所加的激励信号D＝１，可以使触发器的状态（）。
754能够存储二值信息的器件有（）。
755JK触发器（）。
756JK触发器初始状态Q=1，欲使JK触发器次态按Q*=1工作，可使JK触发器的输入端（）。
757触发器的输出包含两个暂稳态。
758主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。（）
759一般情况下，时序逻辑电路在结构上包含（）。
760要构成七进制计数器，（）。
761N个触发器可以构成最大计数长度（进制数）为（）的计数器。
762环形计数器在每个时钟脉冲CP作用时，仅有一位触发器发生状态更新。
763一个由555定时器构成的单稳态触发器的正脉冲宽度为（）。
764用555定时器组成施密特触发器，当输入控制端CO外接10V电压时，回差电压为（）。
765以下各电路中，可以产生脉冲用于定时的是（）。
766555定时器的2脚、6脚接在一起构成（）。
767单稳态触发器的暂稳态维持时间用tW表示，与电路中RC成正比。
768施密特触发器可用于将三角波变换成正弦波。
769单稳态触发器的暂稳态时间与输入触发脉冲宽度成正比。
770欲使JK触发器按Q*=Q工作，可使JK触发器的输入端（）
771为实现将D触发器转换为T触发器，如图示的虚框内应是 （）。
772对下面电路描述正确的是（）。
773触发器具有记忆功能，常用来存储二进制信息，而且一个触发器可以存储0或1两位二进制信息。
774下面由4个D触发器构成的时序逻辑电路称为（）计数器，有效状态有（）个。
775这是由4个JK触发器构成的时序逻辑电路，下面的叙述正确的有
776由3个JK触发器构成的时序逻辑电路如下图，下面关于电路的描述正确的有
777用555定时器组成施密特触发器，当输入控制UCO外接10V电压时，回差电压为（）
778施密特触发器有（）个稳定状态，多谐振荡器有（）个稳定状态，单稳态触发器有（）个稳定状态。
779欲将三角波转换为矩形波，可以利用单稳态触发器实现。
780单稳态触发器输出的脉冲信号的宽度一定是相等的。
781由两个TTL或非门构成的基本RS触发器，当 R=S=0时，触发器的状态为不定。（）
782同步触发器存在空翻现象，而边沿触发器 和主从触发器克服了空翻。（）
783对边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次。（）
784下列触发器中没有约束条件的是：（）
785同步RS触发器的两个输入信号RS为00，要使它的输出从0变成1，它的RS应为：（）
786如果把D触发器的输出Q反馈连接到输入D，则输出Q的脉冲波形的频率为CP脉冲频率f的：（）
787要使JK触发器的输出Q从1就成0，它的输入信号JK就为：（）
788边沿式D触发器是一种 （）稳态电路。（）
789为实现如图所示的触发器逻辑功能转换，虚线框中应为：()。
790异步时序电路的各级触发器类型不同。（）
791同步计数器和异步计数器比较，同步计数器的最显著优点是：（）
792根据组成计数器的各触发器状态翻转的时间与CP的关系分类，计数器可分为哪两种：（）
793四个触发器组成的环行计数器最多有多少个有效状态。（）
794单稳态触发器状态有一个稳定状态和一个暂稳状态。（）
795施密特触发器可用于将三角波变换成正弦波。（）
796555定时器不仅可以组成多谐振荡器，而且还可以 组成单稳态触发器、施密特触发器。（）
797能将正弦波变成同频率方波的电路为：（）
798用来鉴别脉冲信号幅度时，应采用：（）
799555集成定时器构成的施密特触发器，当电源电压为15V时，其回差电压△UT值为：（）
800某电路的输入波形UI和输出波形UO如图所示，则该电路为（）。
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