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电子技术基础

401由于放大的对象是变化量，所以当输入直流信号时，任何放大电路的输出都毫无变化。
402集成放大电路采用直接耦合方式的原因是（）
403选用差动放大电路的原因是（）
404差动放大电路的差模信号是两个输入端信号的（）
405用恒流源取代长尾式差动放大电路中的发射极电阻，将使单端电路的（）
406通用型集成运放适用于放大（）
407集成运放制造工艺使得同类半导体管的（）
408为增大电压放大倍数，集成运放的中间级多采用（）
409直接耦合放大电路不能放大（）
410直流反馈和交流反馈应分别在电路的直流通路和交流通路中判断。
411若放大电路的放大倍数为负，则引入的反馈一定是负反馈。
412放大电路引入负反馈之后，当负载电阻变化时输出电压基本不变。
413多级放大电路的输出电阻与第二级电路的输出电阻无关。
414用（）位二进制数可以表示任意两位十进制数。
415用（）位十六进制数可以表示十进制数5000。
416一个数字信号只有两种取值，分别用（）表示。
417二进制数0和1可以表示任意数量的大小，也可以表示两种不同的逻辑状态。
4188位二进制数可以表示的最大十进制数为256。
419二进制数乘法运算过程是由左移被乘数与加法运算实现的。
420将二进制原码的数值位逐位求反，然后在最低位加1得到补码。
421两个符号相反的二进制数相加会产生溢出。
422二进制数110101的8421BCD码为01010011。
423若A×B = A+B，则A=B。
424组合逻辑电路在任何时刻，电路的输出状态只取决于该时刻输入信号的组合而与电路原来的状态无关。
425通过逻辑电路可以直接写出逻辑函数。
426组合逻辑电路的设计就是根据给出的实际逻辑问题，求出实现这一逻辑功能的最简单逻辑电路。
427数字电路只能以二进制信号工作。
428半导体数码管分共阴极和共阳极两种。
429数据选择器又叫多路开关。
430由于竞争而引起的电路输出发生瞬间错误地现象称为冒险。
4313位二进制代码可译（）个高低电平信号。
432优先识别级别信号并进行编码的组合逻辑器件称为（）
433组合逻辑电路无法消除竞争与冒险的是（）
434欲使与非门构成的基本SR锁存器保持原态不变，则输入信号应为（）
435对于JK 触发器，设输入J=0，K=1，在CP脉冲作用后，触发器的次态应为（）
436在下列锁存器和触发器中，没有约束条件的是（）
437电路如图所示，SD、RD能起到直接置位和复位作用的时刻是（）
438对于用两个或非门构成的基本SR锁存器，如果S=R=0，则触发器的状态应为（）
439电路如图所示，经CP脉冲作用后，如要使得触发器的状态不变，则A、B输入应为（）
440为将D触发器转换为T触发器，所示电路的虚框内应是（）
441锁存器和触发器有两个工作特性，一是具有两个能够自动保持的稳定状态，二是在输入信号作用下可以触发翻转。正是由于这两个性能，才使锁存器和触发器得以（）
442欲使主从JK触发器在时钟脉冲作用下的次态和现态相反，则JK的取值应为（）
443异步时序逻辑电路的触发器不是同时的，没有统一的CLK。
444异步时序逻辑电路分析方法不需要写出触发器的时钟信号。
445存储N位二进制代码需要N个触发器。
446计数器的模是指构成计数器的触发器的个数。
447把一个五进制计数器和一个十进制计数器串联可得到一个15进制的计数器。
448同步时序电路具有统一的时钟CP控制。
449N个触发器可以构成存储（）为位二进制数据的寄存器。
450与同步时序逻辑电路相比，异步时序逻辑电路具有结构简单的优点，但它的缺点是（）
451数字系统按组成方式可分为（）和（）
452如果要把一宽脉冲变换为窄脉冲应采用用（）
453施密特触发器有（）个稳定状态，多谐振荡器有（）个
454时序逻辑电路的输出不仅和（）有关，而且还与（）有关
455两二进制数相加时，不考虑低位的进位信号是（）
456触发器按动作特点可分为基本型、（）
457目前我们所学的双极型集成电路和单极型集成电路的典型电路分别是（）电路和（）
458采用四位比较器对两个四位数比较时，先比较（）
459基本逻辑运算有：（）
460简单（直接）选择排序是一种稳定的排序方法吗？
461图中为CMOS门电路，其输出为（）状态
462设有序顺序表为为{{10，，20，，30，，40，，50，，60，，700}，采用折半搜索时，搜索成功的平均搜索长度是多少
463在一个有n个元素的顺序表的第i个元素（1111iiiin）之前插入一个新元素时，需要向后移动多少个元素？
464在结点个数为n（n>1）的各棵树中，高度最小的树的高度是多少？它有多少个叶结点？多少个分支结点？高度最大的树的高度是多少？它有多少个叶结点？多少个分支结点？
465当决定事件发生的所有条件中任一个（或几个）条件成立时，这件事件就会发生，这种因果关系称为与（）。
466对于JK触发器，若KJJ，则可完成TTTTT触发器的逻辑功能；若KJJ，则可完成（）触发器的逻辑
467多谐振荡器是一种波形形形（）电路，它没有稳态，只有两个（）
468设计一个3进制计数器可用（）个触发器实现
469用6个D触发器设计一个计数器，则该计数器的最大模值M==（）
470高次群系统
471十进制数（56）10转换为二进制数为（）和十六进制数为（）
472某计数器的状态转换图如下，，其计数的容量为（
473典型的TTL与非门电路使用的电路为电源电压为（）V，其输出高电平为（）V，输出低电平为（）V，，CMOS电路的电源电压
474串行进位加法器的缺点是（），想速度高时应采用（）加法
475时序逻辑电路一般由（）和（）
476已知某触发的特性表如下（A、B为触发器的输入）其输出信号的逻辑表达式为（）。
477TTL、CMOS门中未使用的输入端均可（）
478两片中规模集成电路10进制计数器串联后，最大计数容量为（）
47974LS138是3线―8线译码器，译码为输出低电平有效，若输入为A2A1A0=110时，输出出01234567YYYYYYYY应为（
480TTL输出端为低电平时带拉电流的能力为（）
481如果对键盘上108个符号进行二进制编码，则至少要（）
482驱动共阳极七段数码管的译码器的输出电平为（）
483已知某函数DCABDCABFF，该函数的反函数F=（）
484TTL集成JK触发器正常工作时，其dR和dS端应接（）
485TTL与非门多余的输入端应接（）
486已知74LS138译码器的输入三个使能端（E1=1，，E2AAA===E2B=0）时，地址码A2A1A0=011，则输出出Y77～Y0是（）
487有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP作用下，四位数据的移位过程是（）
488随机存取存储器具有（）功能
4898线―3线优先编码器的输入为I0―I77，当优先级别最高的I7有效时，其输出012YYYYY的值是（）
490将一个包含有32768个基本存储单元的存储电路设计16位为一个字节的ROM。该ROM有（）根地址线，有（）
491十六路数据选择器的地址输入（选择控制）端有（）
492三态门电路的输出有高电平、低电平和（）3
493由555定时器构成的三种电路中，（）和（）
494N个触发器可以构成最大计数长度（进制数）为（）的计数器
495不仅考虑两个（）本位（）相加，而且还考虑来自（）相加的运算电路，称为全加器
496对于JK触发器，若KJJ，则可完成T触发器的逻辑功能；若KJ，则可完成－－－－-触发器的逻辑
497基本RS触发器的约束条件是（）
498数字系统按组成方式可分为为（）、功能综合电路路-两种
499函数F（A，B，C）=AB+BC+AC的最小项表达式为（）
500把JK触发器改成T触发器的方法是（）
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