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分析VerilogHDL程序：if(a)out1=int1;elseout1=int2;当a=（）执行out1=int1。

分析VerilogHDL程序：if(a)out1=int1;elseout1=int2;当a=（）执行out1=int1。
A.Z
B.X
C.1
D.0
正确答案：1

标签：数字电子技术基础程序

上一条：位运算符与缩减运算符的运算符号一样，区别是位运算符是单目运算符，缩减运算符是双目运算符。

下一条：moduleF_ADDER(ain,bin,cin,cout,sum);inputain,bin,cin;outputcout,sum;wirenet1,net2,net3；h_adderU1（ain,bin,net1,net2）;h_adderU2（.A(net1),.SO(sum),.B(cin),.CO(net3)）;orU3（cout,net2,net3）;endmodule请问该程序使用的是哪种描述方式（）。