首页
›
答案
›
题库
›
慕课
›
未分类
verilog中经常使用()来表示一个常量,用以提高程序的可读性,且经常用于定义变量的宽度?
verilog中经常使用()来表示一个常量,用以提高程序的可读性,且经常用于定义变量的宽度?
A.parameter
B.define
C.include
D.always
E.begin
F.module
正确答案:parameter
标签:
电子线路设计测试与实验
常量
可读性
上一条:
verilogHDL的基本结构中通常需要进行模块范围的定义,VerilogHDL的模块范围的定义的开始和结束方式是?
下一条:
Verilog基本语法中通常表示不确定的逻辑状态和高阻态的符号分别是?