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电子线路设计测试与实验

11K±5%欧姆的五环电阻的色环序列为？
2某个电阻的色环序列为棕黑红棕，其电阻值为？
3示数为103的瓷片电容的电容值为？
4示数为68的瓷片电容的电容值为？
5视频中的3位半手持式万用表有四位显示，左边首位上若有数显示则必是？
6视频中的3位半手持式万用表测量一可调电阻当前阻值，档位开关在欧姆区的2k档，显示为392，说明当前阻值是？
7视频中的直流稳压电源，无外连接，单设备能输出的最高直流电压为？
8一块通用面包板，公共条是三?四?三分段连通型，那么这块板上最多有（）个插孔在内部是连通在一起的？
9对于视频中的信号发生器，要把三角波输出调成近似锯齿波，需要调节（）旋钮
10一个频率2KHz，最大值0V，最小值-4V的三角波，其直流分量为？
11当信号从视频中的信号发生器的同步输出口正常输出，且设备上的TTL灯亮，则其波形峰峰值约为？
12示波器操作时，应适当调整（）让通道信号的波形显示横向扩展或压缩，保证屏幕上至少显示两个完整周期。
13对于通常使用的普通无衰减探头，示波器通道探头比设置必须保证为？
14示波器稳定实时显示被测周期信号波形，基本前提是指定的（）信号与被测信号同源
15本课程中，如（）这些参数是用万用表来测的。
16视频中的稳压电源在实验中，主从独立模式下打开Power键后，不管如何调整主路的电压旋钮，主路输出电压始终为0，可能原因是？
17属于示波器边沿触发设定项目的是
18下面说法正确的是（）A本课程中常说的地是指各部分连在一起形成的统一的0电位参考平面
19数字万用表显示屏上出现H符号，并一直显示刚才的某个测量结果，无法正确显示新的测量情况，可以按一次Power键还原为正常使用状态。
20面包板插板用信号连接线金属裸露的剥头长应为6~8mm。
21视频中的信号发生器最大衰减选择档标值是60Hz。
22视频中的信号发生器若要输出正弦波，信号线必须接到函数输出口。
23示波器通道耦合为直流耦合时，屏幕只显示信号中的直流分量。
24如果示波器内外自检都正常，那么观测信号时就不必关心触发信源设置了
25本课程中，使用Tek示波器，其ACQUIRE获取设定应尽量保持平均值模式。
26Rigol示波器中要将波形显示切换成XY模式，是在水平控制菜单中的时基项。
27使用电阻只要用对电阻值就可以了。
28电解电容使用时不仅要注意其电容值，还需要注意其极性与耐压值。
29数字芯片不用的管脚就无需连接了。
30以下电路中常用于总线应用的有？
31下面几种逻辑门中，可以用作双向开关的是？
3274LS系列逻辑门电路的允许电源电压范围是？
334000系列CMOS器件的电源电压范围为？
34下列各种门电路中哪些不可以将输出端并联使用（输入端的状态不一定相同）？
35三态门输出高阻状态时，下列说法正确的是（）
36CMOS数字集成电路与TTL数字集成电路相比的优点是（）
37CMOS电路和TTL电路在使用时，不用的输入管脚可悬空。
38CMOS电路比TTL电路功耗大。
39在TTL电路中通常规定逻辑1电平额定值为5V。
40讲解中提到的VHDL和Verilog这两中HDL语言先后与1987年和1995年成为（）标准
41verilogHDL的基本结构中通常需要进行模块范围的定义，VerilogHDL的模块范围的定义的开始和结束方式是？
42verilog中经常使用（）来表示一个常量，用以提高程序的可读性，且经常用于定义变量的宽度？
43Verilog基本语法中通常表示不确定的逻辑状态和高阻态的符号分别是？
44verilogHDL中对于变量的定义一般有wire和reg两种，若a为wire型，b为reg型，其余信号不确定，所有信号位宽都是一位的，下面的描述错误的是？
45对于通过verilogHDL描述电路时有时会使用到case语句，对于case语句，如果在其中一个分支下面需要描述的语句多于一条，正确的处理方式是？
46在使用verilog描述一个二选一的数据选择器时，使用一条语句来进行描述assignout1=（selb）|（~sela），这条语句对应的是课程讲解中的？
47非阻塞赋值使用符号（）来表示
48有如下一个描述电路的verilogHDL程序段always@(aorborcordortmp1ortmp2)begin（）tmp1=ab;（）tmp2=c|d;（）y=tmp1|tmp2;end初始值a=0，b=1，c=0，d=0，tmp1=0，tmp2=0，y=0如果这个时候发生变化a=1，请推算变化稳定后的tmp和tmp2，y的值是
49现在定义了一个1位的加法器addbit（ci，a，b，co，sum），模块的结果用表达式表示为{co，sub}=a+b+ci，其中a,b为两个加数，ci为来自低位的进位，sum为和，co为向高位的进位，如果以此1位加法器构建四位加法器，同时定义顶层模块中的端口信号和中间变量的定义：output[3:0]result;//4位输出结果output（）carry;//进位输出（）input[3:0]r1,r2;//两个4位加数（）input（）ci;//来自低位的进位信号（）wire[3:0]r1,r2,re
50verilog语法中，间隔符号主要包括？
51在verilogHDL的数字表达方式用，和十进制数127表示的数字相同的表达方式有？
52通过verilogHDL描述电路的方式有
53verilogHDL中已经预先定义了的门级原型的符号有？
54在课程内容中，讲解过的正确的层次调用方法有？
55VHDL语言相对verilog语言更早成为国际标准。
56HDL在执行方式上总体是以并行的方式工作的。
57VerilogHDL语法中的关键词是区分大小写的。
58assign语句只能描述组合逻辑。
59always模块只能描述时序逻辑。
60and是Verilog语法中预先定义了的门级原型。
61Verilog语法中通过拼接运算符{}来将两个小位宽的数据组合成大位宽的数据。
62通过层次调用的方式来实现较为复杂的电路逻辑时，可采用端口对应的方式来完成层次调用，如果底层模块里头有顶层模块里头不需要的输出信号时，可以在引用的端口名表项的地方不关联顶层的变量。
63时序逻辑只能使用非阻塞逻辑。
64使用高级语句case描述电路时，default语句必须进行描述。
65采用Verilog硬件描述语言进行设计输入时，应该选择的文件类型为。
66已知Nexys4开发板外部时钟信号频率为100MHz，数字钟用来产生秒信号的时钟信号频率为1Hz，若采用计数器对100MHz的外部时钟分频得到1Hz的秒信号，请问该计数器至少需要多少位？（）
67数字钟的设计实验示例中，采用了分层次、分模块的设计方法，请问示例实现中共分为几层次？
68数字频率计设计示例中的测频计数模块共有多少个状态（）
69已知某verilog仿真测试文件时钟信号描述如下：parameterPERIOD=10;alwaysbeginCLK=1b0;；(PERIOD/2)CLK=1b1;；(PERIOD/2);end且该verilog文件顶部有如下代码：`timescale1us/1ns，则模拟仿真时钟周期是（）
70在ISEFPGA开发流程中进行实现（Implement）之前应该完成以下哪些步骤（）
71可以通过新增以下哪些类型文件添加ChipScope调试IP核（）
72Verilog语言中子模块引用时只能以实例的方式嵌套在其他模块内，嵌套的层次没有限制。
73Verilog语言引用的子模块可以是一个设计好的Verilog模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。
74Verilog语言中对同一子模块实例化时模块端口可以位置关联和名称关联两种不同的方法混用。
75为减小频率计的测频误差，测频计数时间越短越好。
76下面哪个逻辑关系运算是复合逻辑运算（）
77下面哪种说法是正确的（）A在设计电路时，要尽可能的使用同一类型芯片，并且使用芯片的个数也要尽可能少
78下面哪些逻辑关系运算是最基本的逻辑运算（）
79下面哪些工具可以用于描述组合逻辑电路的逻辑功能（）
80下面哪种说法是正确的（）A组合逻辑电路的输出只取决于当前时刻的输入
81在组合逻辑电路的设计中，下面哪些verilogHDL语句形式是可行的？
82组合逻辑电路消除竞争冒险的方法是（）
83在利用卡诺图法进行化简时，对于无关项的处理，根据需要可以当0处理，也可当1处理。
84组合逻辑电路设计中可以使用触发器。
85在利用卡诺图法进行化简时，必须使用最小项。
86在对输出逻辑表达式进行化简时，最简与或式一定是最简标准。
87一个5位二进制加法计数器，初始状态为00000，经过201个输入脉冲后，计数器的状态为（）
88计数器是数字电路中的基本逻辑部件，其功能是记录脉冲的个数。
89n进制计数器的每一种状态都被编码为对应的n位二进制整数。
90计数器属于组合逻辑电路。
91同步时序逻辑电路中所有触发器的时钟端应相连。
92数字频率计中的BCD计数器模块的三个工作状态：清零、计数、和锁存状态中的锁存状态主要起什么作用（）
93数字频率计采用4个数字的BCD码计数器，若采样时间001s,那么它能够测量的最大频率是多少（）
94在对数字钟计时、校时模块进行仿真时，设秒信号的周期为10ns，若要观察24时制计数是否正确，那么在复位信号无效，计时使能信号有效的情况下，仿真需运行多长时间（）
95已知Nexys4开发板外部时钟信号频率为100MHz，数字钟用来产生秒信号的时钟信号频率为1Hz，若采用计数器对100MHz的外部时钟分频得到1Hz的秒信号，请问该计数器至少需要多少位（）
96数字钟的设计实验示例中，采用了分层次、分模块的设计方法，请问示例实现中共分为几层次（）
9710进制计数器模块在数字钟系统中可作为以下哪些模块的子模块（）
98采用ChipScopeILAIP核观测计时、校时模块的分钟计数规律，触发时钟信号选择频率为1Hz的秒信号，若需通过ChipScopeAnalyzer的窗口采集一次数据，完整地观测到分钟的计数规律，那么数据采集深度应该选择（）
99Verilog语言中对同一子模块实例化时模块端口可以既采用位置关联，也采用名称关联两种不同的方法混用。