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output signed [7:0] y;input signed [7:0] a;assign y=(a2);若a=10101011，则输出y等于：

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A.00101010
B.10101100
C.11101010
D.10101111
正确答案：11101010

标签：EDA技术与Verilog

上一条：module EXAPL(R);parameter S=4;output [2*S:1] R;integer A;reg [2*S:1] R;always@(A)beginR=A;endendmoduleR经过A赋值后是多少位的：

下一条：下面哪一个不是标识符：