下面对时钟上升沿检测的VHDL描述中，错误的是

下面对时钟上升沿检测的VHDL描述中，错误的是
A.if clk’event and clk = ‘1’ then
B.if falling（）edge（clk）；then
C.if clk’ not stable and； clk = ‘1’ then
D.if clk’event and clk’last value=‘1’ then
正确答案：if falling（）edge（clk）；then