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VHDL的PROCESS是由顺序语句组成的，但其本身却是并行语句。

VHDL的PROCESS是由顺序语句组成的，但其本身却是并行语句。
A.正确
B.错误
正确答案：正确

标签：EDA技术语句顺序

上一条：完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。

下一条：下面对时钟上升沿检测的VHDL描述中，错误的是