首页
›
答案
›
题库
›
知到智慧树
›
未分类
在SystemVerilog模块中定义一个端口必须指明哪些要素()。
在SystemVerilog模块中定义一个端口必须指明哪些要素()。
A.方向
B.类型
C.位宽
D.名字
正确答案:方向;名字
标签:
计算机组成原理
方向
名字
上一条:
64位行波进位加法器的延迟为()。假设全加器的延迟是450ps。
下一条:
logic类型的变量会被综合为()电路。