假设主频为100MHz的微处理器以非流水线方式访问存取时间为50ns的DRAM存储器，则在T1周期与T2周期之间至少应插入（）个等待状态。

假设主频为100MHz的微处理器以非流水线方式访问存取时间为50ns的DRAM存储器，则在T1周期与T2周期之间至少应插入（）个等待状态。
正确答案：5
答案解析：主频为100MHz的处理器时钟周期为10ns，因此为了能够满足访问50ns的存储器，需要加入至少5个等待状态。