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每个VerfilogHDL源文件中只准编写一个顶层模块，以module开始，以endmodule结束。

每个VerfilogHDL源文件中只准编写一个顶层模块，以module开始，以endmodule结束。
A.正确
B.错误
正确答案：正确

标签：数字电子技术基础源文件模块

上一条：已知“a=1b’1;b=3b'001;”那么{a,b}＝（）。

下一条：VerilogHDL中的关键字或保留字是必须用大写字母定义。