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Verilog语言引用的子模块可以是一个设计好的Verilog模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。

Verilog语言引用的子模块可以是一个设计好的Verilog模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。
A.正确
B.错误
正确答案：正确

标签：电子线路设计测试与实验模块语言

上一条：Verilog语言中子模块引用时只能以实例的方式嵌套在其他模块内，嵌套的层次没有限制。

下一条：Verilog语言中对同一子模块实例化时模块端口可以位置关联和名称关联两种不同的方法混用。