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Verilog默认，else与最近的没有else的if相关联。
Verilog默认，else与最近的没有else的if相关联。
A.正确
B.错误
正确答案：正确
标签：
EDA技术与Verilog
上一条：
不完整的条件语句的描述，是Verilog描述时序电路的途径之一。
下一条：
module triBUS4(IN3,IN2,IN1,IN0,ENA,DOUT); input[3:0] IN3,IN2,IN1,IN0 ; input[1:0] ENA; output[3:0] DOUT; reg[3:0]DOUT; always @(ENA, IN0)if(ENA==2'b00)DOUT=IN0;（）else DOUT=4'hz; always @(ENA, IN1)if(ENA==2'b01)DOUT=IN1;（）else DOUT=4'hz; al