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EDA技术

101有关FIFO正确的说法是（）
102作为FIFO的设计，它包括数据的写操作、数据的写地址修改、数据写满控制，数据的读操作、数据的读地址修改、数据读空控制，因此可用6个进程来描述对应的操作。
103进程间一般是顺序运行的，但由于敏感信号的设置不同以及电路的延迟，在时序上，进程间的动作是没有先后顺序的。
104进程间一般是并行运行的，但由于敏感信号的设置不同以及电路的延迟，在时序上，进程间的动作是有先后顺序的。
105多位加法器的构成有两种方式：并行进位和串行进位。其中并行进位方式设有进位产生逻辑，运算速度较快；并行进位方式是将全加器级联构成多位加法器，运行速度较慢。
106对于组合逻辑程序，在进行VHDL程序的时序仿真的时候，不论每组测试数据的持续时间的长短，都能得到正确的结果。
107对于相同的一个VHDL设计，不管采用什么样的FPGA芯片来实现，该系统的最高频率是相同的。
108对于相同的一个VHDL设计，若采用不同的FPGA芯片来实现，该系统的最高频率可能会是不同的。
109语句IF LD=；1； THEN COUNT<；=D；是一个计数器控制进程中的一个语句，其中COUNT为保存计数过程中间结果的信号，则该语句的作用是（）
110元件例化语句中的端口映射语句U1：LCNT8 PORT MAP（CLK=>；CLK， LD=>；LD1， D=>；A， CAO=>；CAO1）； ，其端口映射方式是（）
111在CORDIC算法的硬件实现方案中，相对于迭代结构，流水线结构的优点有（）
112一个可进行硬件验证的完整的SOBEL图像边缘检测器包括的模块有（）
113一个完整的SOBEL图像边缘检测器，其中求出四个方向的图像梯度数据绝对值的最大值，同时判别最大值出现的方向的模块是（）
114Field Programmable Gate Array的中文含义是（）
115CPLD的英文全称是Complex Programmable Logic Device。
116从可编程元件上分类，PLD可分为（）
117FPGA 的核心是可编程技术。
118最典型的交叉开关设计包括（）
119ONO 反熔丝，是具有氧-氮-氧介质夹层的反熔丝；M2M 反熔丝，是金属-金属反熔丝。
120基于新型半导体结构的 FPGA的两种结构有：碳纳米管交叉开关结构、忆阻器结构。
121采用多输入的 LUT 结构作为基本逻辑单元， 已经成为FPGA发展的主流趋势。
122CPLD的主要参数包括宏单元数，最大频率，电源电压，最大用户I/O等方面。
123LatticeEC的结构与LatticeECP-DSP的结构基本相同，主要区别就是没有sysDSP Block。
124Altera公司其CPLD器件系列主要有（）
125Altera公司的FPGA器件系列产品按推出的先后顺序有FLEX系列、APEX系列、ACEX系列和Stratix系列、Cyclone系列、Arria系列。
126Altera公司现在的主流产品是低档的Cyclone系列、中档的Arria系列和高档的Stratix系列。
127Xilinx公司的CPLD器件系列主要有XC7200系列、XC7300系列、XC9500系列和CoolRunner系列。
128Spartan-3系列的FPGA，由于其极低廉的成本，能理想地应用于宽带访问、家庭网上工作、显示/投影和数字电视设备中。
129把FPGA应用电路目标文件写入FPGA的专用配置ROM的过程，称为编程。
130Altera公司基于SRAM LUT结构器件的配置模式有（）
131在FPGA和CPLD中，在低功耗、高集成度方面具有绝对的优势的器件是（）
132在选择FPGA的设计开发中，对芯片速度的选择是速度越高越好。
133动态扫描显示的原理是：通过一个扫描控制电路，对需要显示的结果进行逐个扫描，使显示数码管逐个进行显示，但要求显示数码管的扫描频率必须大于24HZ以上。
134若W2、L已经定义，并且N2BIT、 ARRAY（）N2BIT、P的有关定义如下：SUBTYPE N2BIT IS STD（）LOGIC（）VECTOR（W2-1 DOWNTO 0）； TYPE ARRAY（）N2BIT IS ARRAY （0 TO L-1） OF N2BIT； SIGNAL； P：ARRAY（）N2BIT；则信号P综合成硬件后相当于一个存储器/寄存器组，该存储器/寄存器组具有L个存储/寄存单元，每个单元具有W2位数据。
1357段LED数码管显示器可分为共阳极、共阴极型两种，其中共阳极型数码管是指数码管的7个发光二极管的阴极连接在一起，并且均接GND，而数码管的驱动端a-g必须是高电平有效。
136通用EDA实验开发系统，我们可看成多种单一EDA实验开发板经过优化叠加而成的EDA实验开发系统，因此其使用一般更加灵活，并且使用时需要设置一个确定的控制信号。
137数字秒表的设计，本质上就是一个多个计数器级联而成的计数器的设计，只不过最低位计数器的输入时钟信号需要根据最小计时单位确定其基准频率。
138在微控制器/微处理器中，有一个称为计数器/定时器的基本功能组件。为什么同一个功能组件，即可以是计数器，又可以是定时器呢？这是因为定时器本质上就是个计数器，只不过定时结果是对应定时计数器的结果乘以计数器的时钟周期。
139在程序的调试和仿真中，由于程序中有关参数的原因，要观察有关输出的变化，需要运行较长的时间，或在一个给定的时间内，可能看不到有关输出的变化。这时我们可采取调整有关参数的方法进行仿真，待仿真证明程序正确后再复原到原程序。
140数字频率计的设计，本质上就是一个特定计数器的设计，这是因为：频率测量的基本原理就是计算每秒钟内待测信号的脉冲个数，而脉冲的个数可通过计数被测信号上升沿的次数而得到。
141分频电路本质上是计数器的变种，其计数值由分频常数N=fout/fin决定，其输出不是一般计数器的计数结果，而是根据分频常数对分频输出信号的高、低电平进行控制的。
142如果分频信号对占空比有要求，并且假定N为分频常数，NH为输出高电平的控制常数，则分频器可按如下方法设计：控制信号的产生：输入信号的每个上升沿到来时，进行加1操作，一直计数到N-1为止。输出的控制：根据控制信号的产生结果，当控制信号小于（N-NH）时输出高电平，否则输出低电平。
143若P（I）是一个已经定义的、具有L个单元、每个单元具有W2位标准逻辑位数据的二维数组类型的信号，则VHDL程序中的P（I）（W2-1）的含义是（）
144若某进程PROCESS是一个无敏感信号列表的进程，进程中的启动条件语句是：WAIT UNTIL CLK=；1；，则该进程的启动条件是（）
145如果X（n）表示输入端口X在参考时刻n时的输入数据，则X（n+2）表示的含义是（）
146EDA的含义是
147基于硬件描述语言的数字系统设计目前最常用的设计方法是（）设计法。
148综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。下面关于综合的描述错误的是
149下列哪个流程是基于EDA软件的正确的FPGA / CPLD设计流程
150IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（）。
151完整的VHDL设计实体的基本结构包括库、（）、（）、（）四个部分
152位类型（BIT）的取值只有两种：（）和（）。
153标准逻辑位数据类型STD（）LOGIC常用的数值有（）、（）、（）等。
154元件例化语句有（）条语句构成。该语句用于VHDL层次化设计。
155IF语句和CASE语句是用于描述组合电路最常用的语句。它们用于组合电路的共同特征是都用来描述：
156完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。
157VHDL的PROCESS是由顺序语句组成的，但其本身却是并行语句。
158下面对时钟上升沿检测的VHDL描述中，错误的是
159进程中的变量赋值语句，其变量更新是
160在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是
161JTAG标准接口是用来实现边界扫描测试的国际标准接口，实现测试只需要5个引脚：TDI、TDO、TCLK、TMS、TRST。
162在实验箱操作时，以下描述哪些是正确的？
163设计仿真文件常用的工具有
164全程编译成功后要观察生成的硬件电路构成可以使用的工具是
165VHDL源程序的文件名应与（）；相同，否则无法通过编译。
166FPGA中的嵌入式存储器块如M9K容量是可编程的，可以实现的容量包含下面哪些？
167以下属于简单PLD器件的是
168FPGA的可编程原理是基于什么结构？
169CPLD器件中包含三种基本可编程结构：
170ISP的含义是
171OLMC的含义是
172多进程状态机功能表述清晰，可读性好，但是因为有组合进程，容易产生毛刺，影响可靠性。单进程状态机可靠性较好，但是可读性差。一般可以先设计成多进程FSM，再改写成单进程FSM。
173常用的状态机编码方式包括
174在ADC0809采样控制状态机设计中，有状态机提供的控制输出信号包括
175有限状态机描述方式特别适用于具有顺序执行特征的数字系统控制器的设计。与单片机控制相比，其工作频率可以更高。
176我们所说的单进程、双进程、三进程状态机中的进程都是只主控进程，不包含辅助进程。
177关于速度优化的描述正确的有
178关于面积优化的描述正确的有
179关于简易正弦信号发生器设计，以下描述正确的有
180乘法器设计中，基于硬DSP核的设计在资源和速度指标上都优于基于逻辑单元的设计。
181LPM就是参数化宏功能模块，可以看作是一个微型的软IP核。
182EDA设计电路中毛刺产生的原因包括
183信号signal是对电路中连线的建模。信号传输是有延时的，所以在VHDL程序中，信号赋值的实现需要经过一个小的延迟，称为δ周期。
184在进程间传递信息需要使用
185关于VHDL描述风格的说法正确的有
186仿真延时是对实际电路延时特征的建模，分为惯性延时和传输延时两种。
187关于子程序的下列描述正确的有
188顺序语句按照书写顺序执行，并行语句同时执行，与书写顺序无关。
189以下语句属于并行语句的有
190以下属于顺序语句的是
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