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数字电子技术基础

101公式法化简没有固定的步骤，就是反复使用逻辑代数的基本公式和常用公式消去函数式中多余的乘积项和多余的因子，以求得函数的最简形式。
102函数F(A,B,C)=AB+BC+AC的最小项表达式为（）。
103逻辑函数F(A,B,C)=∑m（3，5，6，7）的反函数F是（）。
1044变量卡诺图中，与m3逻辑相邻的项有（）个。
105逻辑函数Y=AC+BC的与非与非式是（）。
106若八个最小项相邻并且排列成一个矩形组，则可以合并成一项并消去（）对因子，合并后的结果中只包含公共因子。
107在卡诺图中无关项可以省略不填。
108逻辑函数的表示方法中真值表和逻辑表达式是等价的可以相互转换。
109任意个数的最小项，只要逻辑相邻，可以圈成一个圈，就可能合并成一项。
110四变量函数的A+B+C+D的最大项编号是M6
111十字路口红黄绿交通灯，规定红灯亮停，绿灯亮行，黄灯亮等一等。设灯亮为1，灭为0，车行Y=1，车停Y=0,则函数Y中肯定会有无关项。
112化简具有无关项的逻辑函数时，如果能合理利用这些无关项，一般都可得到更加简单的化简结果。
113约束项和任意项统称为逻辑函数中的无关项。
114约束项的取值等于1的输入变量取值是不允许出现的，所以约束项的值始终为0。而任意项则不同，在函数的运行过程中，有可能出现使任意项取值为1的输入变量取值。
115组合逻辑电路的分析步骤是（）。
116奇偶校验电路是一种校验代码传输正确性的电路。奇校验电路是当输入的一串二进制数有奇数个1时，产生奇校验码为1；奇偶校验能检查出数据传输中（）位码发生错误，但没有纠错的能力。
117设计一开关编码控制电路，当开关K0、K1、K2、K3接通时（设接通时用Ki=1表示），分别输出00、01、10、11，且从K0开始，只要有较小编号的输入，电路就不会对较大编号的输入进行编码，则该电路的真值表是（）。
118组合逻辑电路的设计一般步骤是（）。
119逻辑抽象是指分析题目的因果关系，确定输入、输出变量，定义变量逻辑状态的含义，列出真值表。
120组合逻辑电路可以用不同规模的电路实现，比如小规模SSI如基本门电路；中规模MSI如数据选择器、译码器、加法器；FPGA比如可编程逻辑器件。
121组合逻辑电路最难的的一步是逻辑抽象，是机器不能代替的，也就是把自然语言的描述转换为数字语言的描述。
122组合逻辑电路电路的分析，最后由真值表抽象电路的功能，同一个真值表可以抽象出不同的功能，只要合理就行。
123组合逻辑电路非常简单，不需记忆元件，只要输入变化就能决定输出。
1248选1数据选择器有（）个地址输入端。
1258-3优先编码器、16-4优先编码器、32-5优先编码器都属于（）。
126在下列常用集成电路中，实现数值比较的芯片为（）。
127编码是社会管理中一种常用的方法，比如身份证编码、电话号码，是用一组代码按一定规则表示某种事物或信息。
128二进制编码器有若干个输入信号，对应每一个有效的输入信号，输出产生一组唯一的二进制代码。
129优先编码器不允许输入端多个信号同时有效。
130译码是编码的逆过程，二进制译码器是将一组输入代码转换为特定电平的输出信号。
131一位二进制数的加法有半加、全加。半加、全加的区别在于是否考虑低位来的进位。二者都可以多片级联来实现多位二进制数的加法。
132以8-3优先编码器74LS148为例，他有8个输入信号，什么时候认为来了输入信号，我要对这个信号编码，这就是电平有效问题。实际电路中芯片某一引脚要么是高电平、要么是低电平两种情况，所以就有高电平有效和低电平有效两种情况。74LS148是高电平有效。
133在实现多位二进制数的加法时，如果不考虑速度要求的话，实现n位二进制数的加法，用n个全加器就可以了。
134关于用74LS138译码器实现组合逻辑函数，只用一片138译码器最多可以实现多个几变量的函数。
135关于用74LS151数据选择器实现组合逻辑函数，一片151数据选择器可以实现（）个3变量的函数。
136只用一片138译码器可以实现多个函数，而一片151数据选择器只可以实现一个函数。
137数据选择器又叫最小项译码器。
138译码器又叫最小项译码器，数据选择器的输出为带系数的全体地址变量的最小项的的和。所以可以用他们来实现任何组合逻辑函数。
139层次化的设计是指自顶向下对整个设计任务进行分层和分块的划分，降低每层的复杂度，简化每个模块的功能；或自底向上地对每一个有限复杂度的模块进行调用。
140模块化的设计是指将经过设计和验证的能完成一定功能的逻辑电路封装成模块，在后续的设计中都可以反复使用。
141实现全加器电路可以用1片双4选1数据选择器74LS153实现，也可以用2片8选1数据选择器74LS151实现。
142中规模芯片除本身功能外，可以用来实现组合逻辑函数，但只有译码器、数据选择器可以实现任意组合逻辑函数。
143表达式A+AB不存在竞争冒险。
144用8个数码管静态显示8位十进制信息，需要8个显示译码器。
145共阴极数码管输入端abcdefg输入的是0110000，数码管显示3。
146下列标识符中，（）是不合法的标识符。
147请选择下面（）个语句实现了要求：定义16位符号常量addrwidth的功能。
148整常数的表达方式有三种，第三种形式默认是位宽32位的（）数。1位宽进制数字2进制数字3数字
149在verilogHDL语言中，a=4b1011，那么操作：a=（）。
150已知a=1b’1;b=3b001;那么{a,b}＝（）。
151每个VerfilogHDL源文件中只准编写一个顶层模块，以module开始，以endmodule结束。
152VerilogHDL中的关键字或保留字是必须用大写字母定义。
153在verilogHDL语言中，有两种注释。一种是符号//后面是多行注释;另一种从/*开始，到*\结束是单行注释。
154wire型变量与reg型变量的区别是：wire型变量不具有记忆存储功能，就相当于实际电路中的一根连线。
155位运算符与缩减运算符的运算符号一样，区别是位运算符是单目运算符，缩减运算符是双目运算符。
156分析VerilogHDL程序：if(a)out1=int1;elseout1=int2;当a=（）执行out1=int1。
157moduleF_ADDER(ain,bin,cin,cout,sum);inputain,bin,cin;outputcout,sum;wirenet1,net2,net3；h_adderU1（ain,bin,net1,net2）;h_adderU2（A(net1),SO(sum),B(cin),CO(net3)）;orU3（cout,net2,net3）;endmodule请问该程序使用的是哪种描述方式（）。
158always@(alord)beginif(al)q=d；end程序中如果al=1，q=d;如果al=0，q=（）。
159定义一线型向量rega，4位，下面（）种是正确的。
160always@(sel[1:0]oraorb)case(sel[1:0])2’b00:q=a；2’b11:q=b；（）endcase这个程序中用到case语句，为把表达式sel的所有取值都列出来，请用一句将case语句补充完整（）。
161定义：reg[2:0]sum;则If(sum[2:0]=3’d4)和If(sum[2])这两个语句的作用一样。
162VerilogHDL中进行行为描述，必须要用到always语句。
163在always块语句中被赋值的变量只能是register型变量。
164always语句必须使用敏感信号表达式。
165always语句的敏感信号表达式又称事件表达式或敏感表，关于敏感信号表达式下面描述中错误的是。
166下面for循环语句：for(i=0;i=6;i=i+1)s=s+1；循环执行次数为（）。
167If-else条件语句：if（表达式）语句1；其中表达式就是条件，表达式可以有多种表达形式，但下面（）不可以。
168条件语句有两种：If-else语句和case语句，关于二者的区别下面描述不正确的是（）。
169VerilogHDL语言中，阻塞赋值的符号为()。
170在一个块语句中，如果有多条阻塞赋值语句，在前面的赋值语句没有完成之前，后面的语句就不能被执行，就像被阻塞了一样，因此称为阻塞赋值方式。
171非阻塞赋值语句=，常用于时序逻辑电路的设计，在一个块语句内，采用非阻塞赋值语句的变量只有在块内的语句全都执行完毕后才被赋予新的数值，此前都保持原来的值。
172initial语句没有触发条件，只执行一次；always语句也没有触发条件，但可以执行无限次。
173always语句可以看成一无限循环语句。
174元件例化语句的引脚映射就是对用在主程序中的元件的引脚在主程序中应该如何连接做一说明。
175数字电路中需要存储记忆，对基本存储单元的要求是能够存储记忆1和0，我们用两个稳定的状态：0态和１态来表示，下面关于0态和1态描述正确的是（）。
176关于基本存储单元的功能及特点，下列说法错误的是（）
177Q称为锁存器或触发器的状态，也称现态，他和其他输入信号一起影响锁存器或触发器的新的状态Q*，所以将Q称为状态变量。
178基本的SR锁存器有与非门和或非门两种构成方式。与非门构成的输入信号是高电平有效。
179D锁存器的输出对输入透明，即时钟信号有效期间输入是什么，输出就是什么，所以锁存器抗干扰强。
180锁存器输入信号的状态有两种：有效和无效，实际应用中输入信号大部分时间是无效的。
181锁存器输入信号的状态有有效和无效两种，可以是高电平有效，也可以是低电平有效，具体要根据内部电路确定。
182下面哪种触发方式抗干扰能力最强（）。
183下面触发方式，抗干扰能力最强的是（）。
184JK触发器解决了SR触发器的输入约束问题，即J、K两个输入端能同时有效。
185在SR触发器上添加了两根反馈线，即S=JQ,R=KQ’，就构成了JK触发器。
186存储容量为8K*8的ROM，有（）根地址线。
187两片存储容量为32K*8的EPROM，进行位扩展后其存储容量为（）。
188N个触发器可以构成能寄存（）位二进制数码的寄存器。
189利用MOS管栅极电容对电荷的暂存作用存储信息的为（）RAM。
190两片存储容量为32K*8的EPROM，进行字扩展后其存储容量为（）。
191一个容量为16384的ROM，每个字8位，则它有12条地址线。
192静态存储器在读/写的同时需要进行数据刷新，动态存储器则不存在刷新问题。
193半导体存储器按存取功能分有静态存储器和动态存储器2种。
194用16x4的ROM实现函数可以实现4变量的函数4个。
195只读存储器ROM在运行时具有可读可写功能。
19616x4的ROM只可以实现1个4变量的函数。
1972片RAM2114（容量为1024x4）进行了存储器位扩展后，整个存储器的容量为1024x8。
198下面不是时序逻辑电路的功能描述方法的是（）。
199下面关于时序电路功能描述中的方程组的描述错误的是（）。
200描述时序逻辑电路功能有多种方法，它们在本质上是相同的，即从不同侧面突出了时序逻辑电路的特点，但它们之间不可以互相转换。
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