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179407moduleF_ADDER(ain,bin,cin,cout,sum);inputain,bin,cin;outputcout,sum;wirenet1,net2,net3；h_adderU1（ain,bin,net1,net2）;h_adderU2（.A(net1),.SO(sum),.B(cin),.CO(net3)）;orU3（cout,net2,net3）;endmodule请问该程序使用的是哪种描述方式（）。

179408分析VerilogHDL程序：if(a)out1=int1;elseout1=int2;当a=（）执行out1=int1。

179409位运算符与缩减运算符的运算符号一样，区别是位运算符是单目运算符，缩减运算符是双目运算符。

179410wire型变量与reg型变量的区别是：wire型变量不具有记忆存储功能，就相当于实际电路中的一根连线。

179411在verilogHDL语言中，有两种注释。一种是符号//后面是多行注释;另一种从/*开始，到*\结束是单行注释。

179412VerilogHDL中的关键字或保留字是必须用大写字母定义。

179413每个VerfilogHDL源文件中只准编写一个顶层模块，以module开始，以endmodule结束。

179414已知“a=1b’1;b=3b'001;”那么{a,b}＝（）。

179415在verilogHDL语言中，a=4b'1011，那么操作：a=（）。

179416整常数的表达方式有三种，第三种形式默认是位宽32位的（）数。1.位宽'进制数字2.进制数字3.数字

179417请选择下面（）个语句实现了要求：定义16位符号常量addrwidth的功能。

179418下列标识符中，（）是不合法的标识符。

179419共阴极数码管输入端abcdefg输入的是0110000，数码管显示3。

179420用8个数码管静态显示8位十进制信息，需要8个显示译码器。

179421表达式A+A'B不存在竞争冒险。

179422中规模芯片除本身功能外，可以用来实现组合逻辑函数，但只有译码器、数据选择器可以实现任意组合逻辑函数。

179423实现全加器电路可以用1片双4选1数据选择器74LS153实现，也可以用2片8选1数据选择器74LS151实现。

179424模块化的设计是指将经过设计和验证的能完成一定功能的逻辑电路封装成模块，在后续的设计中都可以反复使用。

179425层次化的设计是指“自顶向下”对整个设计任务进行分层和分块的划分，降低每层的复杂度，简化每个模块的功能；或“自底向上”地对每一个有限复杂度的模块进行调用。

179426译码器又叫最小项译码器，数据选择器的输出为带系数的全体地址变量的最小项的的和。所以可以用他们来实现任何组合逻辑函数。

179427数据选择器又叫最小项译码器。

179428只用一片138译码器可以实现多个函数，而一片151数据选择器只可以实现一个函数。

179429关于用74LS151数据选择器实现组合逻辑函数，一片151数据选择器可以实现（）个3变量的函数。

179430关于用74LS138译码器实现组合逻辑函数，只用一片138译码器最多可以实现多个几变量的函数。

179431在实现多位二进制数的加法时，如果不考虑速度要求的话，实现n位二进制数的加法，用n个全加器就可以了。

179432以8-3优先编码器74LS148为例，他有8个输入信号，什么时候认为来了输入信号，我要对这个信号编码，这就是电平有效问题。实际电路中芯片某一引脚要么是高电平、要么是低电平两种情况，所以就有高电平有效和低电平有效两种情况。74LS148是高电平有效。

179433一位二进制数的加法有半加、全加。半加、全加的区别在于是否考虑低位来的进位。二者都可以多片级联来实现多位二进制数的加法。

179434译码是编码的逆过程，二进制译码器是将一组输入代码转换为特定电平的输出信号。

179435优先编码器不允许输入端多个信号同时有效。

179436二进制编码器有若干个输入信号，对应每一个有效的输入信号，输出产生一组唯一的二进制代码。

179437编码是社会管理中一种常用的方法，比如身份证编码、电话号码，是用一组代码按一定规则表示某种事物或信息。

179438在下列常用集成电路中，实现数值比较的芯片为（）。

1794398-3优先编码器、16-4优先编码器、32-5优先编码器都属于（）。

1794408选1数据选择器有（）个地址输入端。

179441组合逻辑电路非常简单，不需记忆元件，只要输入变化就能决定输出。

179442组合逻辑电路电路的分析，最后由真值表抽象电路的功能，同一个真值表可以抽象出不同的功能，只要合理就行。

179443组合逻辑电路最难的的一步是逻辑抽象，是机器不能代替的，也就是把自然语言的描述转换为数字语言的描述。

179444组合逻辑电路可以用不同规模的电路实现，比如小规模SSI如基本门电路；中规模MSI如数据选择器、译码器、加法器；FPGA比如可编程逻辑器件。

179445逻辑抽象是指分析题目的因果关系，确定输入、输出变量，定义变量逻辑状态的含义，列出真值表。

179446组合逻辑电路的设计一般步骤是（）。

179447设计一开关编码控制电路，当开关K0、K1、K2、K3接通时（设接通时用Ki=1表示），分别输出00、01、10、11，且从K0开始，只要有较小编号的输入，电路就不会对较大编号的输入进行编码，则该电路的真值表是（）。

179448奇偶校验电路是一种校验代码传输正确性的电路。奇校验电路是当输入的一串二进制数有奇数个1时，产生奇校验码为1；奇偶校验能检查出数据传输中（）位码发生错误，但没有纠错的能力。

179449组合逻辑电路的分析步骤是（）。

179450约束项的取值等于1的输入变量取值是不允许出现的，所以约束项的值始终为0。而任意项则不同，在函数的运行过程中，有可能出现使任意项取值为1的输入变量取值。

179451约束项和任意项统称为逻辑函数中的无关项。

179452化简具有无关项的逻辑函数时，如果能合理利用这些无关项，一般都可得到更加简单的化简结果。

179453十字路口红黄绿交通灯，规定红灯亮停，绿灯亮行，黄灯亮等一等。设灯亮为1，灭为0，车行Y=1，车停Y=0,则函数Y中肯定会有无关项。

179454四变量函数的A'+B+C+D'的最大项编号是M6.

179455任意个数的最小项，只要逻辑相邻，可以圈成一个圈，就可能合并成一项。

179456逻辑函数的表示方法中真值表和逻辑表达式是等价的可以相互转换。

179457在卡诺图中无关项可以省略不填。

179458若八个最小项相邻并且排列成一个矩形组，则可以合并成一项并消去（）对因子，合并后的结果中只包含公共因子。

179459逻辑函数Y=AC+BC'的与非与非式是（）。

1794604变量卡诺图中，与m3逻辑相邻的项有（）个。

179461逻辑函数F(A,B,C)=∑m（3，5，6，7）的反函数F'是（）。

179462函数F(A,B,C)=AB+BC+AC的最小项表达式为（）。

179463公式法化简没有固定的步骤，就是反复使用逻辑代数的基本公式和常用公式消去函数式中多余的乘积项和多余的因子，以求得函数的最简形式。

179464卡诺图化简中有些小方框可以被多个圈重复圈，但每个圈中一定有一个其他圈所没有的。

179465逻辑函数的化简结果并不唯一，最简的标准是与或式中，与项个数最少，每一个与项中的因子数最少。

179466卡诺图是真值表的一种变形，一个函数的真值表有多少行，卡诺图就有多少小方框，不同的是真值表是按二进制加法规律排列，卡诺图是按相邻性排列。

179467卡诺图化简函数时，可以圈值为1的项构成的圈；也可以圈值为0的项构成的圈，再写它的反函数。

179468三变量函数中的m1、m2两个最小项是既是位置相邻也是逻辑相邻的。

179469具有无关项的函数化简，无关项可以作为1，也可以作为0。

179470三变量函数卡诺图中哪两个最小项是既是位置相邻也是逻辑相邻的。

179471卡诺图化简中圈的矩形框包含的小方框的个数为

179472利用卡诺图化简逻辑函数时,8个相邻的最小项圈成一个矩形圈，可消去（）个变量。

179473在三变量卡诺图中，共有八个方块，全部为1，则它的化简结果为（）。

179474三变量A.B.C的最小项编号与变量A.B.C的排序没有关系。

179475一个三变量函数的最小项和的形式一定包含8个最小项。

179476标准或与式就是最大项积的型式。

179477标准与或式就是最小项和的型式。

179478n变量的最小项是指包含全部n个变量的乘积项，在乘积项中每个变量只能以原变量的形式出现一次。

179479m1+m2+m3+m4=(M1M2M3M4)'

179480已知有4个逻辑变量，它们能组成的最大项和最小项的个数为都16个。

179481三变量组成的最大项M5和最小项m5，因具有同一编号，它们互为非的关系。

179482一个逻辑函数

179483最小项A'B'CD'的逻辑相邻项为（）。

179484下列不是逻辑函数的描述形式的是（）。

179485函数F=AB+BC，使F=1的输入ABC的取值组合为（）。

179486逻辑函数Y=AC+BC'的最小项和的形式是（）。

179487逻辑函数Y(A,B,C)=∑m(1,5,7)的的最大项积的形式是（）。

179488逻辑函数Y(A,B,C)=∑m(1,5,7)的最简与或式是（）。

179489摩根定理只适用于两个变量。

179490逻辑代数中常量0和1是互反的。

179491一个变量经过两次求反运算后还是其本身。

179492摩根定理又称反演律，常用的两个变形公式是：(AB)'=A'+B'，(A+B)'=A'B'。

179493异或函数与同或函数在逻辑上互为反函数。

179494若两个函数具有不同的逻辑表达式，则两个逻辑函数必然不相等。

179495已知逻辑表达式AB+C=AB+D，则可得C=D。

179496若两个函数具有不同的真值表，则两个逻辑函数必然不相等。

179497一个两输入端的门电路，当输入为0和1时，输出不是1的门是（）。

179498有三个输入端的或非门电路，要求输出高电平，其输入端应是（）。

179499逻辑表达式A+BC等同于（）。

179500以下表达式中符合逻辑运算法则的是（）。

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